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7. Le CELL : une vue d’ensemble
Si les programmeurs sont prêts à de tels efforts cela traduit un réel manque de performances dans ce domaine des processeurs traditionnels. La réponse d’IBM à ce constat s’appelle donc le Cell. Ainsi plutôt que de dédier un ensemble toujours plus large de transistors à de la logique de contrôle ou à des caches toujours plus monstrueux, le Cell dévoue une bonne partie de ses 234 millions de transistors à de la logique d’exécution. Puisque les processeurs vectoriels n’ont jamais vraiment rencontré le succès en dehors de certaines niches de marché IBM a opté pour une approche hybride. Le Cell se compose donc de plusieurs éléments. On trouve en premier lieu un core PowerPC classique le PPE (pour Power Processing Element) auquel viennent s’ajouter plusieurs processeurs vectoriels les SPE (Synergistic Processing Element).
Ainsi pour ne pas sombrer dans un cas typique d’application de la loi des rendements décroissants IBM ne cherche pas à augmenter le parallélisme d’instructions bien au contraire mais plutôt à augmenter massivement le parallélisme de threads (Thread Level Parallelism ou TLP) en dotant la première incarnation du Cell de 8 SPE. Il faut ajouter à cela que le PPE peut lui-même opérer sur deux threads simultanément à l’aide d’une technique proche de l’HyperThreading d’Intel.
Et comme cette bête doit être malgré tout possible à produire en grande quantité vu que son marché premier reste la future console de Sony, certaines caractéristiques passent à la trappe. Exit donc l’ordonnancement dynamique des instructions : le Cell qu’il s’agisse du PPE ou des SPE ne traite les instructions que dans l’ordre du programme, il est en effet incapable de les réagencer pour mieux tirer parti des ressources disponibles. Ce choix permet de limiter la logique de contrôle au maximum au détriment des performances.
De plus là où un PPC970 peut exécuter jusqu’à 5 instructions par cycle en crête, le PPE lui est beaucoup plus modeste et ne peut lancer à chaque cycle que deux instructions par cycle. On est ici bien plus proche d’un PowerPC 601 bien qu’il emprunte des idées à plusieurs projets récents d’IBM.
Ne vous inquiétez pas si ce schéma vous semble confus au premier abord nous détaillerons largement ces différents éléments ensuite. Mais d’ores et déjà vous devriez remarquer une chose, cette architecture ne vous en rappelle pas une autre vu précédemment dans cet article ? Celle des machines à mémoire distribuée évidemment ! On retrouve donc les différents processeurs (ici les SPE) avec chacun leur propre espace mémoire (LS pour Local Store), le tout connecté par un réseau d’interconnexion (EIB).
En fait, avec toute l’expérience acquise dans les machines multiprocesseurs IBM positionne le Cell à la croisée des chemins des deux approches d’architecture à mémoire distribuée. Ainsi les SPE reposent sur une architecture à mémoire distribuée avec espaces d’adressage distincts. En revanche lorsque vous rajoutez un deuxième Cell, les PPE eux partagent un même espace d’adressage mais il faut noter que la mémoire elle est physiquement distribuée. Ainsi une machine équipée de plusieurs PPE est de type NUMA (Non-Uniform Memory Access), le contrôleur mémoire étant intégré au Cell l’accès aux diverses parties de la mémoire aura un coût variable.
Après ce rapide survol de l’architecture, intéressons nous maintenant aux divers éléments du Cell et, à tout seigneur tout honneur commençons par ce qui distingue tant le Cell des autres processeurs : les SPE.
8. Les SPE : la force du Cell
Les SPE sont la principale nouveauté du Cell. Comme IBM se plaît à le répéter dans une métaphore du plus bel effet, les SPE sont l’orchestre et le PPE le chef d’orchestre. Mais trêve de représentations figurées, intéressons nous aux détails techniques de ces fameux SPE.
Les SPE sont constitués de trois unités :
· une unité de calcul appelée Synergistic Processing Unit (SPU)
· un contrôleur DMA : le Memory Flow Controller (MFC)
· 256Ko de SRAM appelée Local Store (LS)
Ces trois unités forment un total de 21 millions de transistors (7 millions de logique et 14 millions de SRAM).
SPU
Les SPU sont des processeurs SIMD : Single Instruction Multiple Data, ce qui signifie qu’ils appliquent la même instruction à un ensemble de données. En l’occurrence ils sont particulièrement adaptés au traitement vectoriel vu qu’ils opèrent essentiellement sur des vecteurs de 4 éléments de 32 bits chacun stockés dans des registres 128 bits. A ce propos, les SPU disposent d’un très large fichier unifié de 128 registres 128 bits, utilisé aussi bien pour les entiers, les nombres en virgules flottantes ou les opérations conditionnelles. Un aussi grand nombre de registres se révèle particulièrement utile pour le déroulement des boucles.
L’architecture des SPU est de type chargement-rangement, tous les accès mémoire se font entre la Local Store et le fichier de registres ce qui est classique dans les architectures RISC. Le SPU comme nous l’avons dit plus tôt exécute les instructions dans l’ordre du programme mais offre une forme limitée de lancement multiple. Ainsi chaque SPU dispose de deux pipes d’exécution, le premier se charge d’effectuer les chargements, rangements, ainsi que les opérations de manipulation d’octets et les branchements. Le deuxième effectue les opérations flottantes, les opérations arithmétiques et logiques ainsi que quelques opérations de manipulations d’octets. Les SPU sont donc capables d’effectuer au mieux deux instructions par cycle.
Les SPU sont optimisés pour effectuer leurs calculs sur les nombres flottants simple précisions. A chaque cycle ils sont ainsi capables d’effectuer une opération FMAC (Floating Point Multiply-Accumulate) sur quatre nombres flottants simple précision ce qui offre une performance de crête de 32 GFlops par SPU pour un processeur cadencé à 4 GHz. Notons toutefois qu’à l’image des VU de l’Emotion Engine (le processeur de la PS2), les SPU ne sont pas conformes à la norme IEEE 754. Celle-ci défini un comportement bien précis pour l’arrondi, et les exceptions en cas de débordement, division par zéro, etc. En ignorant cette norme, les SPU peuvent offrir de meilleures performances et à un coût moindre. De plus ce n’est pas tellement pénalisant vu le cadre d’application des programmes destinés à être exécutés sur les SPU.
En revanche dans le cadre de calculs scientifiques, qui peuvent être un autre débouché pour le Cell, le respect de la norme IEEE 754 est primordial, aussi lors de calculs double précision les SPU respectent cette norme. En contrepartie les SPU ne sont plus capables d’exécuter qu’une FMAC sur deux nombres double précision par cycle, et une FMAC ne peut être exécutée que tous les 7 cycles. La performance de crête retombe donc dans ce cas à 2.3 GFlops environ par SPU pour un processeur à 4GHz ce qui est nettement moins impressionnant.
Le jeu d’instructions des SPU est dérivé du jeu d’instructions VMX mais n’est pas complètement identique. Rappelons ici que le jeu d’instructions VMX aussi appelé Altivec par Motorola ou encore Velocity Engine par Apple, est une extension du jeu d’instructions PowerPC offrant 162 nouvelles instructions dédiées au traitement vectoriel. Les instructions arithmétiques disponibles sur les SPU sont donc similaires à celles du jeu d’instructions VMX mais certaines ont été retirées. Le jeu d’instructions des SPU inclus en revanche des nouvelles instructions par rapport au VMX pour contrôler les transferts de et vers la mémoire externe par l’intermédiaire de l’unité MFC.
mais bien sur!!